Circuitos de Lógica Sequencial

Circuitos de Lógica Combinacional não semelhantes aos circuitos que mudam de estado dependendo dos sinais reais que estão sendo aplicados às suas entradas naquele momento, os circuitos de Lógica Sequencial têm alguma forma de “Memória” inerente embutida.

Isto significa que os circuitos lógicos sequenciais são capazes de levar em conta seu estado de entrada anterior, bem como aqueles realmente presentes, uma espécie de efeito “antes” e “depois” está envolvido com os circuitos sequenciais.

Em outras palavras, o estado de saída de um “circuito lógico sequencial” é uma função dos três estados seguintes, a “entrada presente”, a “entrada passada” e/ou a “saída passada”. Os circuitos lógicos seqüenciais lembram destas condições e permanecem fixos em seu estado atual até que o próximo sinal do relógio mude um dos estados, dando aos circuitos lógicos seqüenciais “Memória”.

Circuitos lógicos seqüenciais são geralmente denominados como dois estados ou dispositivos biestáveis que podem ter sua saída ou saídas definidas em um dos dois estados básicos, um nível lógico “1” ou um nível lógico “0” e permanecerão “travados” (daí o nome latch) indefinidamente neste estado ou condição atual até que algum outro pulso ou sinal de disparo de entrada seja aplicado, o que fará com que o biestável mude de estado novamente.

Representação lógica sequencial

A palavra “Sequencial” significa que as coisas acontecem numa “sequência”, uma após a outra e em circuitos de Lógica Sequencial, o sinal real do relógio determina quando as coisas acontecerão a seguir. Circuitos lógicos sequenciais simples podem ser construídos a partir de circuitos biestáveis padrão, como por exemplo: Flip-flops, Travas e Contadores e que podem ser feitos simplesmente conectando portas NAND universais e/ou portas NOR de uma forma combinada particular para produzir o circuito sequencial requerido.

Classificação da Lógica Sequencial

As portas lógicas padrão são os blocos de construção dos circuitos combináveis, travas biestáveis e flip-flops são os blocos básicos de construção dos circuitos lógicos sequenciais. Os circuitos lógicos seqüenciais podem ser construídos para produzir simples flip-flops ou circuitos seqüenciais mais complexos, como registros de armazenamento, registros de deslocamento, dispositivos de memória ou contadores. Os circuitos lógicos sequenciais podem ser divididos nas seguintes três categorias principais:

• 1. Event Driven – circuitos assíncronos que mudam de estado imediatamente quando ativados.
• 2. Clock Driven – circuitos síncronos que são sincronizados a um sinal de relógio específico.
• 3. Pulse Driven – que é uma combinação dos dois que respondem aos pulsos de acionamento.

Assim como os dois estados lógicos mencionados acima nível lógico “1” e nível lógico “0”, é introduzido um terceiro elemento que separa os circuitos lógicos sequenciais das suas contrapartidas lógicas combinadas, nomeadamente o TIME. Circuitos lógicos seqüenciais retornam ao seu estado inicial estável uma vez reiniciados e circuitos seqüenciais com laços ou caminhos de realimentação são ditos “cíclicos” na natureza.

Agora sabemos que em circuitos seqüenciais as mudanças ocorrem somente na aplicação de um sinal de relógio tornando-o síncrono, caso contrário o circuito é assíncrono e depende de uma entrada externa. Para manter seu estado atual, os circuitos seqüenciais dependem de feedback e isto ocorre quando uma fração da saída é alimentada de volta para a entrada e isto é demonstrado como:

Laço de realimentação sequencial

Os dois inversores ou NOT gates estão ligados em série com a saída em Q alimentada de volta à entrada. Infelizmente, esta configuração nunca muda de estado porque a saída será sempre a mesma, seja um “1” ou um “0”, ela está permanentemente definida. No entanto, podemos ver como funciona o feedback examinando os componentes lógicos sequenciais mais básicos, chamados de flip-flop SR.

SR Flip-Flop

O flip-flop SR, também conhecido como Trinco SR, pode ser considerado como um dos circuitos lógicos sequenciais mais básicos possíveis. Este simples flip-flop é basicamente um dispositivo biestável de memória de um bit que tem duas entradas, uma que irá “SET” o dispositivo (significando a saída = “1”), e é rotulado S e outra que irá “RESET” o dispositivo (significando a saída = “0”), rotulada R.

Então a descrição do SR significa “Set-Reset”. A entrada de reset repõe o flip-flop de volta ao seu estado original com uma saída Q que estará ou em um nível lógico “1” ou lógico “0” dependendo desta condição set/reset.

Um circuito básico NAND gate SR flip-flop fornece feedback de ambas as suas saídas de volta às suas entradas opostas e é comumente usado em circuitos de memória para armazenar um único bit de dados. Então o flip-flop SR na verdade tem três entradas, Set, Reset e sua saída de corrente Q relacionada ao seu estado atual ou histórico. O termo “Flip-flop” está relacionado com o funcionamento real do dispositivo, já que ele pode ser “invertido” em uma lógica Set state ou “flopped” de volta para a lógica oposta Reset state.

A porta NAND SR Flip-Flop

A maneira mais simples de fazer qualquer flip-flop básico de reset de bit único SR é conectar um par de portas NAND de 2 entradas acopladas cruzadas como mostrado, para formar um Set-Reset Bieset Bieset também conhecido como LOW SR NAND Gate Latch ativo, para que haja feedback de cada saída para uma das outras entradas da porta NAND. Este dispositivo consiste em duas entradas, uma chamada Set, S e a outra chamada Reset, R com duas saídas correspondentes Q e seu inverso ou complemento Q (not-Q), como mostrado abaixo.

O Flip-flop básico SR

The Set State

Considerar o circuito mostrado acima. Se a entrada R está no nível lógico “0” (R = 0) e a entrada S está no nível lógico “1” (S = 1), a porta NAND Y tem pelo menos uma de suas entradas na lógica “0”, portanto, sua saída Q deve estar no nível lógico “1” (princípios da porta NAND). A saída Q também é alimentada na entrada “A” e portanto ambas as entradas da porta NAND X estão no nível lógico “1”, e portanto sua saída Q deve estar no nível lógico “0”.

Ganhar os princípios da porta NAND. Se a entrada R muda de estado, e vai ALTA para a lógica “1” com S permanecendo ALTA também no nível lógico “1”, as entradas da porta NAND Y são agora R = “1” e B = “0”. Como uma de suas entradas ainda está no nível lógico “0”, a saída em Q ainda permanece ALTA no nível lógico “1” e não há mudança de estado. Portanto, o circuito flip-flop é dito como “Latched” ou “Set” com Q = “1” e Q = “0”.

Reset State

Neste segundo estado estável, Q está no nível lógico “0”, (não Q = “0”) sua saída inversa em Q está no nível lógico “1”, (Q = “1”), e é dada por R = “1” e S = “0”. Como a porta X tem uma das suas entradas na lógica “0” a sua saída Q deve ser igual ao nível lógico “1” (novamente os princípios de porta NAND). O output Q é alimentado ao input “B”, portanto ambos os inputs da porta NAND Y estão na lógica “1”, portanto, Q = “0”.

Se o input definido, S muda de estado para a lógica “1” com o input R permanecendo na lógica “1”, o output Q ainda permanece BAIXO no nível lógico “0” e não há mudança de estado. Portanto, os circuitos de inverter o estado “Reset” também foram travados e podemos definir essa ação de “set/reset” na tabela de verdade a seguir.

Tabela de Verdade para este Set-Reset Function

State	S	R	Q	Q	Description
Set	1	0	0	1	Set Q ” 1
	1	1	0	1	no change
Reset	0	1	1	0	Reset Q ” 0
	1	1	1	0	no change
Invalid	0	0	1	1	Invalid Condition

It can be seen that when both inputs S = “1” and R = “1” the outputs Q and Q can be at either logic level “1” or “0”, depending upon the state of the inputs S or R BEFORE this input condition existed. Portanto, a condição de S = R = “1” não altera o estado das saídas Q e Q.

No entanto, o estado das entradas S = “0” e R = “0” é uma condição indesejável ou inválida e deve ser evitada. A condição de S = R = “0” faz com que ambas as saídas Q e Q sejam ALTAS juntas no nível lógico “1” quando normalmente queremos que Q seja o inverso de Q. O resultado é que o flip-flop perde o controle de Q e Q, e se as duas entradas são agora trocadas “ALTAS” novamente após esta condição para a lógica “1”, o flip-flop torna-se instável e muda para um estado de dados desconhecido com base no desequilíbrio, como mostrado no diagrama de comutação seguinte.

S-R Flip-flop Switching Diagram

Este desequilíbrio pode fazer com que uma das saídas comute mais rapidamente que a outra, resultando no flip-flop mudar para um estado ou outro que pode não ser o estado requerido e a corrupção de dados existirá. Esta condição instável é geralmente conhecida como seu estado Meta-estável.

Então, um simples flip-flop NAND gate SR ou trinco NAND gate SR pode ser definido aplicando uma condição lógica “0”, (BAIXO) à sua entrada Set e reiniciar novamente aplicando uma lógica “0” à sua entrada Reset. Diz-se que o flip-flop SR está em uma condição “inválida” (Meta-estável) se ambas as entradas set e reset são ativadas simultaneamente.

Como vimos acima, o flip-flop básico da porta NAND SR requer entradas lógicas “0” para inverter ou mudar de estado de Q para Q e vice-versa. Podemos, no entanto, mudar este circuito básico de inverter para um que muda de estado pela aplicação de sinais de entrada positivos com a adição de dois portões NAND extras conectados como inversores às entradas S e R, como mostrado acima.

Positivo Portão NAND SR Flip-flop

Além de usar os portões NAND, também é possível construir simples Flip-flops SR de um bit usando dois portões NOR cruzados conectados na mesma configuração. O circuito funcionará de forma similar ao circuito da porta NAND acima, exceto que as entradas estão ativas ALTA e a condição inválida existe quando ambas as suas entradas estão no nível lógico “1”, e isto é mostrado abaixo.

A porta NOR SR Flip-flop

Circuitos de Débito de Interruptor

Flip-flops acionados por Edge requerem uma transição de sinal limpa e agradável, e um uso prático deste tipo de circuito de set-reset é como um trinco usado para ajudar a eliminar o “ressalto” do interruptor mecânico. Como seu nome indica, o bounce do interruptor ocorre quando os contatos de qualquer interruptor mecânico, botão de pressão ou teclado são operados e os contatos internos do interruptor não fecham completamente de forma limpa, mas fazem o bounce juntos antes de fechar (ou abrir) quando o interruptor é pressionado.

Isso dá origem a uma série de pulsos individuais que podem ser tão longos quanto dezenas de milissegundos que um sistema eletrônico ou circuito como um contador digital pode ver como uma série de pulsos lógicos ao invés de um único pulso longo e comportar-se incorretamente. Por exemplo, durante este período de bounce, a tensão de saída pode flutuar livremente e pode registrar múltiplas contagens de entrada em vez de uma única contagem. Em seguida, os Flip-flops SR set-reset ou circuitos de Trava Biestável podem ser usados para eliminar este tipo de problema e isto é demonstrado abaixo.

SR Flip Flop Switch Debounce Circuit

Dependente do estado da corrente de saída, Se os botões set ou reset forem pressionados, a saída mudará da maneira descrita acima e quaisquer entradas adicionais indesejadas (saltos) da ação mecânica do interruptor não terão efeito sobre a saída em Q.

Quando o outro botão é pressionado, o primeiro contato fará com que o trinco mude de estado, mas quaisquer saltos adicionais do interruptor mecânico também não terão efeito. O flip-flop SR pode então ser RESET automaticamente após um curto período de tempo, por exemplo 0,5 segundos, de modo a registrar quaisquer entradas repetidas adicionais e intencionais dos mesmos contatos de chave, tais como entradas múltiplas de um teclado “RETURN” chave.

CIC’s disponíveis especificamente feitos para superar o problema do bounce da chave são os IC’s MAX6816, entrada única, MAX6817, entrada dupla e os IC’s MAX6818 octal do debouncer da chave de entrada. Estes chips contêm o circuito de flip-flop necessário para fornecer uma interface limpa de interruptores mecânicos para sistemas digitais.

Set-Reset bistable latches também podem ser usados como geradores de pulsos Monoestáveis (one-shot) para gerar um único pulso de saída, seja alto ou baixo, de alguma largura ou período de tempo especificado para fins de temporização ou controle. O 74LS279 é um IC de trava biestável Quad SR, que contém quatro biestáveis individuais do tipo NAND dentro de um único chip, permitindo que o debounce do interruptor ou circuitos de relógio monoestáveis/estáveis sejam facilmente construídos.

Quad SR Bistable Latch 74LS279

Gated ou Clock SR Flip-Flop

Por vezes é desejável em circuitos lógicos sequenciais ter um flip-flop SR biestável que só muda de estado quando certas condições são satisfeitas, independentemente da condição das entradas Set ou Reset. Conectando um portão E 2 entradas em série com cada terminal de entrada do SR Flip-flop pode ser criado um Gated SR Flip-flop. Esta entrada condicional extra é chamada uma entrada “Enable” e recebe o prefixo “EN”. A adição desta entrada significa que a saída em Q só muda de estado quando é ALTA e pode portanto ser usada como uma entrada de relógio (CLK) tornando-a sensível ao nível, como mostrado abaixo.

Gated SR Flip-flop

Quando a entrada Habilitar “EN” está no nível lógico “0”, as saídas dos dois portões AND também estão no nível lógico “0”, (princípios AND Gate) independentemente da condição das duas entradas S e R, travando as duas saídas Q e Q no seu último estado conhecido. Quando a entrada de enable “EN” muda para o nível lógico “1” o circuito responde como um flip-flop biestável SR normal com os dois portões AND ficando transparentes aos sinais Set e Reset.

Esta entrada de enable adicional também pode ser ligada a um sinal de temporização do relógio (CLK) adicionando sincronização do relógio ao flip-flop criando o que por vezes é chamado de “Clock SR Flip-flop”. Assim, um Flip-flop SR Biestável funciona como um trinco biestável padrão, mas as saídas só são ativadas quando uma lógica “1” é aplicada à sua entrada EN e desativada por uma lógica “0”.

No próximo tutorial sobre Circuitos Lógicos Sequenciais, vamos olhar para um outro tipo de flip-flop simples com acionamento de borda que é muito semelhante ao flip-flop RS chamado JK Flip-flop com o nome do seu inventor, Jack Kilby. O JK flip-flop é o mais utilizado de todos os desenhos de flip-flop por ser considerado um dispositivo universal.