Sekwencyjne obwody logiczne

W przeciwieństwie do Kombinacyjnych obwodów logicznych, które zmieniają stan w zależności od rzeczywistych sygnałów przyłożonych do ich wejść w tym czasie, Sekwencyjne obwody logiczne mają pewną formę wbudowanej „Pamięci”.

To oznacza, że sekwencyjne obwody logiczne są w stanie wziąć pod uwagę ich poprzedni stan wejściowy, jak również te, które są aktualnie obecne, rodzaj efektu „przed” i „po” jest zaangażowany w sekwencyjne obwody.

Innymi słowy, stan wyjściowy „sekwencyjnego obwodu logicznego” jest funkcją następujących trzech stanów, „obecnego wejścia”, „przeszłego wejścia” i/lub „przeszłego wyjścia”. Sekwencyjne układy logiczne zapamiętują te stany i pozostają w swoim aktualnym stanie, dopóki kolejny sygnał zegarowy nie zmieni jednego ze stanów, co daje sekwencyjnym układom logicznym „pamięć”.

Sekwencyjne układy logiczne są ogólnie określane jako urządzenia dwustanowe lub bistabilne, które mogą mieć swoje wyjście lub wyjścia ustawione w jednym z dwóch podstawowych stanów, poziom logiczny „1” lub poziom logiczny „0” i pozostaną „zatrzaśnięte” (stąd nazwa zatrzask) w nieskończoność w tym bieżącym stanie lub stanie, dopóki nie zostanie zastosowany jakiś inny wejściowy impuls lub sygnał wyzwalający, który spowoduje ponowną zmianę stanu bistabilnego.

Sekwencyjna reprezentacja logiczna

Słowo „sekwencyjny” oznacza, że rzeczy dzieją się w „sekwencji”, jedna po drugiej, a w sekwencyjnych obwodach logicznych, aktualny sygnał zegarowy określa, kiedy rzeczy wydarzą się w następnej kolejności. Proste sekwencyjne obwody logiczne mogą być skonstruowane ze standardowych obwodów bistabilnych, takich jak: Flip-flops, Latches i Counters, a które same w sobie mogą być wykonane po prostu przez połączenie ze sobą uniwersalnych bramek NAND i/lub NOR Gates w określony sposób kombinacyjny w celu wytworzenia wymaganego obwodu sekwencyjnego.

Klasyfikacja logiki sekwencyjnej

Jak standardowe bramki logiczne są elementami konstrukcyjnymi obwodów kombinacyjnych, tak bistabilne zatrzaski i flip-flops są podstawowymi elementami konstrukcyjnymi sekwencyjnych obwodów logicznych. Sekwencyjne obwody logiczne mogą być skonstruowane do produkcji prostych klapek wyzwalanych zboczem lub bardziej złożonych obwodów sekwencyjnych, takich jak rejestry pamięci, rejestry przesuwne, urządzenia pamięciowe lub liczniki. Tak czy inaczej sekwencyjne obwody logiczne można podzielić na następujące trzy główne kategorie:

• 1. Napędzane zdarzeniem – obwody asynchroniczne, które zmieniają stan natychmiast po włączeniu.
• 2. Clock Driven – obwody synchroniczne, które są zsynchronizowane z określonym sygnałem zegarowym.
• 3. Pulse Driven – który jest kombinacją tych dwóch, który reaguje na impulsy wyzwalające.

Oprócz wspomnianych wyżej dwóch stanów logicznych poziom logiczny „1” i poziom logiczny „0”, wprowadza się trzeci element, który oddziela sekwencyjne układy logiczne od ich kombinacyjnych odpowiedników logicznych, a mianowicie CZAS. Sekwencyjne obwody logiczne powracają do swojego pierwotnego stanu ustalonego po zresetowaniu, a obwody sekwencyjne z pętlami lub ścieżkami sprzężenia zwrotnego mają charakter „cykliczny”.

Wiemy już, że w obwodach sekwencyjnych zmiany zachodzą tylko przy zastosowaniu sygnału zegarowego, co czyni je synchronicznymi, w przeciwnym razie obwód jest asynchroniczny i zależy od zewnętrznego wejścia. Aby zachować swój aktualny stan, obwody sekwencyjne polegają na sprzężeniu zwrotnym, a to występuje, gdy część wyjścia jest podawana z powrotem na wejście i jest to demonstrowane jako:

Sekwencyjna pętla ze sprzężeniem zwrotnym

Dwa inwertery lub bramki NOT są połączone szeregowo z wyjściem przy Q podawanym z powrotem na wejście. Niestety, ta konfiguracja nigdy nie zmienia stanu, ponieważ wyjście zawsze będzie takie samo, albo „1” albo „0”, jest ustawione na stałe. Możemy jednak zobaczyć jak działa sprzężenie zwrotne badając najbardziej podstawowy element logiki sekwencyjnej, zwany SR flip-flop.

SR Flip-Flop

RS flip-flop, znany również jako SR Latch, może być uważany za jeden z najbardziej podstawowych sekwencyjnych obwodów logicznych. Ten prosty flip-flop jest w zasadzie jednobitową pamięcią bistabilną, która ma dwa wejścia, jedno, które „ustawia” urządzenie (co oznacza wyjście = „1”), i jest oznaczone jako S i jedno, które „resetuje” urządzenie (co oznacza wyjście = „0”), oznaczone jako R.

Opis SR oznacza „Set-Reset”. Wejście resetujące resetuje klapkę z powrotem do jej oryginalnego stanu z wyjściem Q, które będzie albo na poziomie logicznym „1” lub logicznym „0” w zależności od tego stanu ustawionego/resetowanego.

Podstawowy układ klapki SR z bramką NAND zapewnia sprzężenie zwrotne z obu jej wyjść z powrotem do jej przeciwległych wejść i jest powszechnie stosowany w obwodach pamięci do przechowywania pojedynczego bitu danych. Następnie klapka SR faktycznie ma trzy wejścia, Set, Reset i jej aktualne wyjście Q odnoszące się do jej bieżącego stanu lub historii. Termin „Flip-flop” odnosi się do rzeczywistego działania urządzenia, ponieważ może ono być „przerzucone” do jednego stanu logicznego Set lub „przerzucone” z powrotem do przeciwnego stanu logicznego Reset.

Bramka NAND SR Flip-Flop

Najprostszym sposobem wykonania podstawowej jednobitowej klapki SR Set-Reset jest połączenie razem pary sprzężonych ze sobą dwuwejściowych bramek NAND, tak jak pokazano na rysunku, w celu utworzenia bistabilnego układu Set-Reset Bistable znanego również jako aktywny LOW SR NAND Gate Latch, tak aby istniało sprzężenie zwrotne z każdego wyjścia do jednego z pozostałych wejść bramki NAND. Urządzenie to składa się z dwóch wejść, jednego zwanego Set, S i drugiego zwanego Reset, R z dwoma odpowiadającymi im wyjściami Q i jego odwrotnością lub dopełnieniem Q (not-Q), jak pokazano poniżej.

Podstawowa klapka SR

Stan Set

Rozważmy układ pokazany powyżej. Jeśli wejście R jest na poziomie logicznym „0” (R = 0), a wejście S jest na poziomie logicznym „1” (S = 1), to bramka NAND Y ma przynajmniej jedno ze swoich wejść na poziomie logicznym „0”, dlatego jej wyjście Q musi być na poziomie logicznym „1” (zasady działania bramki NAND). Wyjście Q jest również podawane z powrotem do wejścia „A”, a więc oba wejścia bramki NAND X są na poziomie logicznym „1”, a zatem jej wyjście Q musi być na poziomie logicznym „0”.

Ponownie zasady bramki NAND. Jeśli reset wejścia R zmienia stan, i idzie HIGH do logiki „1” z S pozostaje HIGH również na poziomie logiki „1”, NAND bramy Y wejścia są teraz R = „1” i B = „0”. Ponieważ jedno z jej wejść jest nadal na poziomie logicznym „0”, wyjście na Q nadal pozostaje WYSOKIE na poziomie logicznym „1” i nie ma zmiany stanu. Dlatego mówi się, że obwód flip-flop jest „Latched” lub „Set” z Q = „1” i Q = „0”.

Reset State

W tym drugim stabilnym stanie, Q jest na poziomie logicznym „0”, (nie Q = „0”) jego odwrotność wyjście w Q jest na poziomie logicznym „1”, (Q = „1”), i jest dany przez R = „1” i S = „0”. Ponieważ bramka X ma jedno ze swoich wejść na poziomie logicznym „0”, jej wyjście Q musi być równe poziomowi logicznemu „1” (znowu zasady działania bramki NAND). Wyjście Q jest podawane z powrotem do wejścia „B”, więc oba wejścia do bramki NAND Y są na poziomie logicznym „1”, dlatego Q = „0”.

Jeśli ustawione wejście, S zmienia teraz stan na logiczny „1” z wejściem R pozostającym na poziomie logicznym „1”, wyjście Q nadal pozostaje NISKIE na poziomie logicznym „0” i nie ma zmiany stanu. W związku z tym, stan „Reset” obwodów flip-flop również został zatrzaśnięty i możemy zdefiniować to działanie „set/reset” w następującej tabeli prawdy.

Tablica prawdy dla tej funkcji Set-Reset Function

State	S	R	Q	Q	Description
Set	1	0	0	1	Set Q ” 1
	1	1	0	1	no change
Reset	0	1	1	0	Reset Q ” 0
	1	1	1	0	no change
Invalid	0	0	1	1	Invalid Condition

It can be seen that when both inputs S = „1” and R = „1” the outputs Q and Q can be at either logic level „1” or „0”, depending upon the state of the inputs S or R BEFORE this input condition existed. Dlatego stan S = R = „1” nie zmienia stanu wyjść Q i Q.

Jednakże stan wejść S = „0” i R = „0” jest stanem niepożądanym lub nieważnym i należy go unikać. Stan S = R = „0” powoduje, że oba wyjścia Q i Q są razem HIGH na poziomie logicznym „1”, kiedy normalnie chcielibyśmy, aby Q było odwrotnością Q. W rezultacie klapka traci kontrolę nad Q i Q, i jeśli dwa wejścia są teraz przełączone „HIGH” ponownie po tym stanie do logicznego „1”, klapka staje się niestabilna i przełącza się na nieznany stan danych oparty na niezrównoważeniu, jak pokazano na poniższym schemacie przełączania.

S-R Flip-flop Switching Diagram

Ta nierównowaga może spowodować, że jedno z wyjść będzie przełączać się szybciej niż drugie, co spowoduje przełączenie flip-flop przełącza się w jeden lub drugi stan, który może nie być wymaganym stanem i nastąpi uszkodzenie danych. Ten niestabilny stan jest ogólnie znany jako jego Meta-stable state.

Then, prosty NAND bramka SR flip-flop lub NAND bramka SR latch może być ustawiony przez zastosowanie logicznego „0”, (LOW) warunek do jego Set wejście i reset ponownie przez następnie zastosowanie logicznego „0” do jego Reset wejście. Klapka SR jest w stanie „nieważnym” (meta-stabilnym), jeśli oba wejścia Set i Reset są aktywowane jednocześnie.

Jak widzieliśmy powyżej, podstawowa bramka NAND SR wymaga logicznego wejścia „0” do przerzucenia lub zmiany stanu z Q na Q i odwrotnie. Możemy jednak zmienić ten podstawowy obwód klapki na taki, który zmienia stan przez zastosowanie dodatnio działających sygnałów wejściowych z dodaniem dwóch dodatkowych bramek NAND podłączonych jako inwertery do wejść S i R, jak pokazano na rysunku.

Positive NAND Gate SR Flip-flop

As well as using NAND gates, it is also possible to construct simple one-bit SR Flip-flops using two cross-coupled NOR gates connected in the same configuration. Układ będzie działał w podobny sposób jak powyższy układ bramek NAND, z tą różnicą, że wejścia są aktywne HIGH, a stan nieważny występuje gdy oba wejścia są na poziomie logicznym „1”, co pokazano poniżej.

Bramka NOR SR Flip-flop

Obwody Debounce Switch

Flip-flops z wyzwalaniem krawędziowym wymagają czystego przejścia sygnału, i jednym z praktycznych zastosowań tego typu obwodów set-reset jest zatrzask używany do eliminacji mechanicznego „odbicia” przełącznika. Jak sama nazwa wskazuje, odbicie przełącznika występuje, gdy styki dowolnego mechanicznie obsługiwanego przełącznika, przycisku lub klawiatury są obsługiwane i wewnętrzne styki przełącznika nie zamykają się całkowicie czysto, ale najpierw odbijają się razem przed zamknięciem (lub otwarciem), gdy przełącznik jest wciśnięty.

To daje początek serii pojedynczych impulsów, które mogą być tak długie, jak dziesiątki milisekund, które system elektroniczny lub obwód, taki jak licznik cyfrowy, może postrzegać jako serię impulsów logicznych zamiast jednego długiego pojedynczego impulsu i zachowywać się nieprawidłowo. Na przykład, podczas tego okresu odbicia napięcie wyjściowe może ulegać dzikim wahaniom i może rejestrować wiele zliczeń wejściowych zamiast jednego pojedynczego zliczenia. Wtedy set-reset SR Flip-flops lub układy Bistable Latch mogą być użyte do wyeliminowania tego typu problemów i jest to zademonstrowane poniżej.

SR Flip Flop Switch Debounce Circuit

W zależności od aktualnego stanu wyjścia, gdy przyciski set lub reset są wciśnięte, wyjście zostanie przełączone w sposób opisany powyżej, a wszelkie dodatkowe niepożądane wejścia (odbicia) od mechanicznego działania przełącznika nie będą miały wpływu na wyjście w Q.

Gdy drugi przycisk zostanie wciśnięty, pierwszy kontakt spowoduje zmianę stanu zatrzasku, ale wszelkie dodatkowe mechaniczne odbicia przełącznika również nie będą miały wpływu. Przerzutnik SR może być automatycznie RESETowany po krótkim czasie, na przykład 0,5 sekundy, aby zarejestrować dodatkowe i celowe powtarzające się wejścia z tych samych styków przełącznika, takie jak wielokrotne wejścia z klawiatury „RETURN”.

Powszechnie dostępne układy scalone stworzone specjalnie w celu przezwyciężenia problemu odbić przełącznika to MAX6816, jedno wejście, MAX6817, podwójne wejście i MAX6818 octal input switch debouncer IC’s. Układy te zawierają niezbędne obwody flip-flop, które zapewniają czyste połączenie przełączników mechanicznych z systemami cyfrowymi.

Zatrzaski bistabilne typu Set-Reset mogą być również wykorzystywane jako monostabilne (one-shot) generatory impulsów do generowania pojedynczego impulsu wyjściowego, wysokiego lub niskiego, o określonej szerokości lub czasie trwania, do celów synchronizacji lub sterowania. Układ 74LS279 jest układem scalonym Quad SR Bistable Latch, który zawiera cztery indywidualne układy bistabilne typu NAND w pojedynczym układzie scalonym, co umożliwia łatwe konstruowanie obwodów odbijających przełączniki lub monostabilnych/astabilnych układów zegarowych.

Quad SR Bistable Latch 74LS279

Gated or Clocked SR Flip-Flop

W sekwencyjnych układach logicznych czasem pożądane jest posiadanie bistabilnego flip-flopu SR, który zmienia stan tylko wtedy, gdy spełnione są określone warunki, niezależnie od stanu wejść Set lub Reset. Poprzez połączenie dwuwejściowej bramki AND szeregowo z każdym zaciskiem wejściowym klapki SR można stworzyć bramkowaną klapkę SR. To dodatkowe wejście warunkowe nazywane jest wejściem „Enable” i otrzymuje przedrostek „EN”. Dodanie tego wejścia oznacza, że wyjście na Q zmienia stan tylko wtedy, gdy jest HIGH i dlatego może być użyte jako wejście zegarowe (CLK), czyniąc je wrażliwym na poziom, jak pokazano poniżej.

Gated SR Flip-flop

Gdy wejście Enable „EN” jest na poziomie logicznym „0”, wyjścia dwóch bramek AND są również na poziomie logicznym „0”, (zasady działania bramek AND) niezależnie od stanu dwóch wejść S i R, zatrzaskując dwa wyjścia Q i Q do ich ostatniego znanego stanu. Kiedy wejście zezwolenia „EN” zmienia się na poziom logiczny „1”, układ reaguje jak normalny bistabilny przerzutnik SR z dwoma bramkami AND, które stają się przezroczyste dla sygnałów Set i Reset.

To dodatkowe wejście zezwolenia może być również podłączone do sygnału zegarowego (CLK) dodając synchronizację zegara do przerzutnika tworząc to, co jest czasami nazywane „Clocked SR Flip-flop”. Tak więc bramkowany bistabilny SR Flip-flop działa jak standardowy zatrzask bistabilny, ale jego wyjścia są aktywowane tylko wtedy, gdy logiczna „1” jest przyłożona do jego wejścia EN i dezaktywowane przez logiczne „0”.

W następnym tutorialu o sekwencyjnych obwodach logicznych, przyjrzymy się innemu typowi prostego flip-flopu z wyzwalaniem krawędziowym, który jest bardzo podobny do flip-flopu RS zwanego JK Flip-flop nazwanego tak na cześć jego wynalazcy, Jacka Kilby. Klapka JK jest najczęściej używana ze wszystkich konstrukcji klapek, ponieważ jest uważana za urządzenie uniwersalne.